AIプロセッサーの性能要件の高まりにより、従来のメモリアーキテクチャは帯域幅と消費電力の面で限界に近づいている。Samsung メモリ事業部設計チームのSangwook Hanが示したロードマップでは、先進的なロジックプロセスを用いてHBMのベースダイを再設計することが大きな焦点となっている。同社はこのアプローチにより、標準インターフェースを担っていたベースダイを能動的なプロセッサーコンポーネントへと転換し、メモリーボトルネックの解消を目指している。
Samsungの戦略は3つの主要段階で構成される。第1段階の焦点は、プロセッサー領域の再獲得にある。メモリーコントローラーをベースダイへ移し、圧縮された物理層設計を採用することで、メインプロセッサー領域を5～10％削減できる。その性能への寄与は、10～20％の向上という形で実現する。熱的なホットスポットを制御するために開発された「熱経路ブロック」技術は、ピーク温度を35％超低減する。
第2段階では、機能範囲の拡大に重点が置かれる。この一環として、高度な障害検出センサー、チップ上のテストメカニズム、直接的なメモリー拡張機能がアーキテクチャーに組み込まれる。これにより、データ移動を最小限に抑えながら、システム全体の消費電力も削減される。第3段階となる最終段階で、SamsungはzHBMと呼ばれる垂直3D統合構造へ移行する。Samsung HBM4メモリーの製造で80％の歩留まりを達成した、当サイトの記事で詳しく紹介した製造上の成果が、この先進的な層構造の基盤となっている。
zHBM技術は、従来の2.5Dシリコンインターポーザーを完全に不要にする。メモリー層をグラフィックスプロセッサーまたはAIアクセラレーターの上に直接、垂直方向に積層するため、データ伝送距離は最小限に抑えられる。同社の技術データによると、zHBMは標準的なHBM4Eソリューションと比べてメモリー帯域幅を230％向上させる一方、メモリーの消費電力を70％削減する。
このアーキテクチャーは、データ転送に必要なビット当たりのエネルギーを0.5ピコジュールの水準まで引き下げる一方、各メモリーモジュールで最大100ワットの電力を節約できる。熱効率と電気効率の向上による効果により、メインプロセッサー向けに8.3％の追加電力予算が生まれる。Samsungは、垂直統合の目標に向けて、wafer-on-waferやハイブリッドキューブボンディングなどの先進パッケージング技術に関する研究を続けている。
次世代規格と容量の拡大
業界で使用されているHBM4ソリューションでは、モジュール当たりの帯域幅が3 TB/sの水準を超える一方、HBM4E規格ではこの数値が4 TB/sの水準まで引き上げられる。HBM5世代では、容量が60 GBを超え、帯域幅が2倍に達すると見込まれている。SamsungがHBM4の製造でD1cアーキテクチャーによる4nmロジックプロセスを採用することは、メモリー回路とロジック回路を高度に統合する方向へ向けた、初の具体的な一歩という意味を持つ。