人工智能处理器不断增长的性能需求，正使传统内存架构在带宽和功耗方面逼近极限。Samsung 内存业务部门设计团队的 Sangwook Han 在其介绍的路线图中强调，采用先进逻辑工艺重新设计 HBM 基础层。通过这一方案，该公司旨在将原本承担标准接口任务的基础层转变为有效的处理器组件，从而解决内存瓶颈。
Samsung 的战略由三个基本阶段组成。第一阶段的重点是重新释放处理器空间。通过将内存控制器迁移至基础层，并采用紧凑型物理层设计，主处理器区域可节省5%至10%的空间。其对性能的贡献则体现为提升10%至20%。为控制热热点而开发的热路径模块技术，可将峰值温度降低超过35%。
第二阶段着眼于扩大功能范围。在这一阶段，先进的故障检测传感器、片上测试机制以及直接内存扩展功能将被纳入架构。这样既能最大限度减少数据移动，也能降低整个系统的功耗。在第三个也是最后一个阶段，Samsung 将转向名为 zHBM 的垂直 3D 集成结构。我们在《Samsung HBM4 内存生产达到80%良率》一文中详细介绍的制造成果，构成了这一先进层级架构的基础。
zHBM 技术完全消除了对传统 2.5D 硅中介层的需求。由于内存层直接垂直堆叠在图形处理器或人工智能加速器之上，数据传输距离被降至最低。根据该公司的技术数据，与标准 HBM4E 解决方案相比，zHBM 可提供高出230%的内存带宽，同时将内存功耗降低70%。
该架构将数据传输所需的每比特能耗降至0.5皮焦耳，同时每个内存模块最多可节省100瓦功率。得益于热效率和电气效率方面的提升，主处理器可获得额外8.3%的功率预算。Samsung 正按照垂直集成目标，继续推进晶圆对晶圆和混合立方体键合等先进封装技术的研发工作。
下一代标准与容量提升
在行业使用的 HBM4 解决方案中，每个模块的带宽超过3 TB/s，而在 HBM4E 标准中，这一数值提高至4 TB/s。随着 HBM5 的到来，容量预计将超过60 GB，带宽则有望翻倍。Samsung 在 HBM4 生产中采用 D1c 架构和4nm逻辑工艺，是推动内存电路与逻辑电路实现高度集成迈出的首个实质性步骤。